【導(dǎo)讀】通過上一篇文章，我們知道電容在不同的使用條件，會(huì)呈現(xiàn)“全局特性”與“局部特性”。本節(jié)介紹多層板設(shè)計(jì)的時(shí)候，電容傾向于呈現(xiàn)“全局特性”，“電源加磁珠”的設(shè)計(jì)方法，會(huì)影響電容在全局范圍內(nèi)起作用。同時(shí)電源種類太多，還會(huì)帶來(lái)其他設(shè)計(jì)問題。
承前：討論濾波電容的位置與PDN阻抗的關(guān)系，提出“全局電容”與“局部電容”的概念。能看到當(dāng)電容呈現(xiàn)“全局特性”的時(shí)候，電容的位置其實(shí)沒有想象中那么重要。
本節(jié)：多層板設(shè)計(jì)的時(shí)候，電容傾向于呈現(xiàn)“全局特性”，“電源加磁珠”的設(shè)計(jì)方法，會(huì)影響電容在全局范圍內(nèi)起作用。同時(shí)電源種類太多，還會(huì)帶來(lái)其他設(shè)計(jì)問題。
通過上一篇文章，我們知道電容在不同的使用條件，會(huì)呈現(xiàn)“全局特性”與“局部特性”。
避免研究公式的繁瑣，我們來(lái)看看實(shí)際仿真結(jié)果。為了便于研究，設(shè)計(jì)了一個(gè)仿真案例，如圖1所示：Case1是電容放在芯片管腳附近，Case1b是電容遠(yuǎn)離芯片管腳放置。這時(shí)候Case1b比Case1多出一對(duì)電源地過孔，為了同等條件下只比較電容的位置影響，我們?cè)黾覥ase1a案例，在和Case1b電容Fan out同樣的位置上增加一對(duì)電源地過孔。
圖1
圖1的4、5兩層為電源地耦合的平面。先來(lái)看看電源地距離為3mil時(shí)的情況：當(dāng)電源地緊耦合時(shí)，a和b兩個(gè)Case的PDN曲線基本重合，說(shuō)明電容的諧振頻率沒有變化。也就是說(shuō)，電容位置好像幾乎沒有任何影響，反而是Case1的諧振頻率偏向于低頻，說(shuō)明Case1的安裝電感反而更大一些。這個(gè)容易理解，主要是多出來(lái)的一對(duì)電源地過孔導(dǎo)致的。
圖2
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電源地距離在10mil以內(nèi)時(shí)，以上結(jié)論都類似。但是當(dāng)電源地距離在20mil甚至50mil時(shí)，情況稍有變化。如圖3所示，電源地距離變大時(shí)，a和b兩個(gè)Case的PDN曲線開始偏離，Case1b的諧振頻率向低頻偏移，說(shuō)明電容遠(yuǎn)離芯片管腳的時(shí)候，電容的安裝電感明顯變大。
圖3
所以，我們可以得出簡(jiǎn)單的結(jié)論：
典型的8層以上單板，或者6層板采用3個(gè)電源地平面，電源地相對(duì)緊耦合的設(shè)計(jì)，這時(shí)候板上的濾波電容呈現(xiàn)“全局特性”，也就是說(shuō)電容的位置不是很“重要”，電容在全局起作用。雙面板四層板，以及6層板電源地距離比較遠(yuǎn)，相對(duì)松耦合的時(shí)候，板上的濾波電容傾向于“局部特性”，電容的位置比較重要，最好能靠近芯片管腳放置。
當(dāng)電源供電網(wǎng)絡(luò)不使用電源地平面來(lái)設(shè)計(jì)的時(shí)候，電容更傾向于“局部特性”。如PLL電源的電容，如DDR3設(shè)計(jì)中Vref電源的電容，都希望嚴(yán)格把相應(yīng)的電容靠近芯片的管腳，甚至最好能做到設(shè)計(jì)時(shí)指定電源必須從濾波電容進(jìn)入芯片管腳。
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同樣的，對(duì)于常規(guī)數(shù)字電源，如3.3V，2.5V等IO電源，如果我們對(duì)每一個(gè)芯片都使用磁珠隔離之后單獨(dú)供電，那么電容就失去了“全局”作用。最直接的一個(gè)負(fù)面作用就是導(dǎo)致設(shè)計(jì)需要增加更多的濾波電容。或者某個(gè)芯片的電容數(shù)量與種類不夠，導(dǎo)致電源軌道噪聲變大。
就算是電容的數(shù)量不是問題，電源噪聲可控，“濫用”磁珠還會(huì)造成其他設(shè)計(jì)問題。圖4中的方案三是現(xiàn)在非常流行的12層板層疊設(shè)計(jì)。大家選擇這樣的層疊最主要的原因就是電源的分割太破碎，這樣的電源層如果作為參考平面的話，會(huì)比較難避免“跨分割”問題（單面跨電源分割問題，我們會(huì)另外有專題討論）。方案三的層疊避免了電源分割多的問題，卻帶來(lái)更加惡劣的層間串?dāng)_等其他問題。
電源種類多是設(shè)計(jì)的現(xiàn)狀，“濫用”磁珠會(huì)“雪上加霜”的讓電源種類更多。加大電源地平面設(shè)計(jì)的難度。而增加的磁珠，其實(shí)并沒有給電源噪聲帶來(lái)好處。
圖4
總結(jié)：常規(guī)的數(shù)字電源，在采用多層板設(shè)計(jì)，電源地平面緊耦合的情況下，不建議“濫用”磁珠，保持電容的“全局”特性起作用。
需要使用磁珠的場(chǎng)合大致分為兩種
1、“特別”保護(hù)自己，如PLL電源等
2、“關(guān)愛”他人，自身的干擾性比較強(qiáng)，避免EMI問題，如強(qiáng)驅(qū)動(dòng)的時(shí)鐘芯片等。
